揭秘晶通科技硅桥Chiplet封装决策

12月11日，上海集成电路2024年度产业发展论坛暨第三十届集成电路蓄意业博览会在上海世博展览馆开幕，聚焦“聪惠上海，芯动天下”主题，共同接头集成电路产业未来图景。

在12日先进封装与测试论坛下昼场，杭州晶通科技有限公司（简称：晶通科技）动作国内先进封装行业杰出人物，由其CTO王新带来了重磅演讲——《用于芯粒集成的镶嵌式扇出硅桥封装决策贯通》，共享了晶通科技关于先进封装行业的预测与分析，及公司的发展情景和时期演进，并重磅发布了其全新的Chiplet封装时期决策MST Fobic，数百名与会不雅众现场凝听了该演讲请问。

晶通科技CTO王新 图片起头：ICCAD

重磅发布硅桥Chiplet决策，引颈时期新纪元

跟着AI、HPC等高算力需求日眉月异，动作算力载体的高性能芯片的需求也随之情随事迁。但是，先进制程的进阶之路已繁重重重，一方面，摩尔定律迭代程度的放缓使芯片性能增长的边缘本钱急剧飞腾；另一方面，受限于光刻机瓶颈，前段制程的微缩也愈发繁重。

而先进封装是荒芜摩尔定律、升迁芯片性能的关节。跟着硅芯片将达到物理极限，通过收缩晶体管末端芯片性能升迁本钱越来越高，以Chiplet为中枢的先进封装时期，成为了集成电路发展的关节旅途和杂乱口。

在先进封装与测试论坛上，王新就多种封装时期进行判辨，并指出硅桥Chiplet将是未来先进封装的主流趋势。随后其重心先容晶通科技全新的Chilpet封装时期决策MST Fobic。

具体来看，晶通硅桥Chiplet行使Bridge Si时期，末端了亚微米级别的互联，与CoWos或者Interposer步骤比较，本钱具有显明上风。这种时期使得芯片间的联结愈加抽象，有助于提高性能和减少功耗。

晶通硅桥Chiplet封装时期决策MST Fobic 图片起头：记者拍摄

而TMV时期使得晶通硅桥Chiplet概况末端2.5D/3D互联，不错提高芯片间的联结密度和性能。同期，它障翳了TSV的Re-Design问题，缩短了蓄意复杂性和本钱。

晶通硅桥Chiplet既可纯真扣尾BGA/Bump封装形式，也不错与基板整合酿成hybrid package，这种优化的结构不错得志不同应用场景的需求。而通过罗致Face up FO形式，概况末端2um级别的Fine Pitch RDL。这种高密度的重布线层蓄意荒芜了eWLB等传统决策，有助于末端更紧凑的封装蓄意。

另外，晶通硅桥Chiplet时期提供了优异的贴片与解键合形式，概况末端±1微米量级的位置精度。这关于提高封装良率和可靠性至关伏击。

跟着半导体产业的陆续发展，硅桥Chiplet有望成为先进封装的主流趋势。这一时期以其特有的上风，如布线精度高、可封装引脚密度高、封装体积小等，得志了高性能筹划、汇聚等畛域对超高密度封装的需求。

当今，硅桥Chiplet时期已被无为应用于AI处事器、AI手机、AI PC等高性能筹划畛域，成为推动这些畛域发展的关节时期之一。数据傲气，2024年硅桥封装决策的市集占有率达到24%，预测2025年将达到55%，该时期傲气出强盛的市集增长后劲。

Cowos Distribution预测 图片起头：记者拍摄

由于时期门槛较高，国内信得过掌捏该时期的企业并未几，这使得晶通科技在市蚁集具有显贵的竞争上风。跟着时期的陆续进修和市集的陆续拓展，晶通科技有望凭借镶嵌式扇出硅桥封装时期迎来高速发展阶段，为鼓吹和客户创造更多价值。

团队之谈：低调求实，高效前行

功以才成，业由才广，时期研发归根结底要靠东谈主才。

晶通科技团队中枢成员在先进封装畛域有着深厚的时期积贮。据悉，晶通科技是国内最早布局和盘考Chiplet的团队之一，通过在海外多年的积贮，在国内最早末端了高密度晶圆级扇出型工艺，并自主开荒了FOSiP时期阶梯，能得志不同线宽需求的扇出型封装，末端了从肤浅线宽到细线宽、高精度的扇出型封装，展现了庞杂的时期研发才能。

业内东谈主士傲气，晶通科技专注于产物研发和客户处事，致力于通落后期立异为客户创造价值，不外度宣传或夸大自己实力。公司以低调求实的魄力，持续推动先进封装时期的发展，为公司在行业内缔造了高超的口碑和形象。

流程多年的发展，晶通科技已具备丰富的先进封装决策蓄意、仿真考据、工艺开荒、产线不停的中枢knowhow，流程在中枢制程、工艺、确立、耗材等层面的遥远研发插足，告捷搞定了产物在翘曲、位移、重构晶圆、超高密度等方面的难度挑战，是国内鲜有的同期掌捏晶圆级fan-out和Chiplet决策的汇聚体。当今公司已在Fan-out和Chiplet畛域布局圆善专利，在芯片蓄意选型、模组的功能末端等方面为客户提供国际朝上水准的定制封装决策。